REGISTER BUFFER TERKENDALI

Register Buffer Terkendali adalah register buffer yang ditambah dengan beberapa gerbang logika dasar AND, OR, dan NOT. Gambar rangkaian menunjukkan sebuah Register buffer terkendali dengan CLR aktif tinggi. Apabila CLR = 1, maka akan terjadi reset pada flip-flop dan data yang tersimpan (Q) menjadi 0000. dan ketika CLR = 0, register siap beroperasi kembali.
Sinyal kendali LOAD adalah input kendali yang menentukan operasi rangkaian.Ketika LOAD = 0, semua input data tidak diizinkan masuk, artinya flip-flop mengisolasi input data atau menahan semua data yang ada di dalamnya. Dengan kata lain, register tidak berubah selama LOAD = 0. Ketika LOAD = 1, semua input data akan diterima oleh register. Ketika LOAD kembali = 0, maka input data yang diterima register tadi akan tersimpan dengan aman tanpa gangguan perubahan input.




II. REGISTER GESER TERKENDALI
Sebuah register geser terkendali (controlled shift register) mempunyai masukan-masukan kendali yang mengatur operasi rangkaian pada pulsa pendetak yang berikutnya. Jika SHL rendah maka sinyal SHL tinggi. Keadaan ini membuat setiap keluaran flip-flop masuk kembali ke masukan datanya. Karena itu data tetap tersimpan pada setiap flip-flop pada waktu pulsa-pulsa detak tiba.
Jika SHL tinggi, Din akan masuk ke dalam flip-flop paling kanan, Q0 masuk ke dalam flip-flop kedua, Q1 masuk ke dalam flip-flop ketiga, dst. Dengan demikian rangkaian bertindak sebagai register geser kiri.